Reducción del tiempo de prueba durante el diseño para la comprobabilidad Diseño de ASIC
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Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
21.01.2022
Verlag
Ediciones Nuestro ConocimientoSeitenzahl
56
Maße (L/B/H)
22/15/0.4 cm
Gewicht
102 g
Sprache
Spanisch
ISBN
978-620-4-42020-2
Dado que la tecnología VLSI se está reduciendo continuamente a nodos tecnológicos más bajos, necesitamos una técnica eficiente para las pruebas. Actualmente, la fiabilidad y la capacidad de prueba son parámetros importantes en el diseño VLSI actual. Reducir el tiempo de prueba es el mayor desafío en la DFT (o prueba) basada en el escaneo, la secuencia que, cuando se aplica a un circuito digital, permitirá a los equipos de prueba automática distinguir entre el comportamiento correcto del circuito y el comportamiento defectuoso del circuito causado por los defectos. Ahora bien, los equipos ATE son máquinas muy caras, es decir, (i) un mayor número de patrones de prueba tardará más tiempo en ejecutarse y eso se traduce en un mayor coste. (ii) más arquitectura de datos para una prueba rentable. Por lo tanto, un mayor volumen de patrones requerirá una mayor capacidad de almacenamiento. Un mayor volumen de patrones también requiere más tiempo para la operación de escaneo en el DUT. El compilador DFT de Synopsys se utiliza para generar el diseño de escaneo verificado. La herramienta ATPG genera vectores que pueden detectar el volumen que necesita más memoria para ser almacenado, lo que supondrá un mayor coste. La herramienta ATPG genera un informe estadístico posterior que nos indica la información de la categoría de fallo que tenemos que interpretar para depurar los problemas de cobertura. La mejora del tiempo de prueba mediante la reordenación de las celdas de escaneo es el objetivo principal.
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