Der RISC-Prozessor TOOBSIE Hintergrundband zum Buch „VLSI-Entwurf eines RISC-Prozessors“ für den Entwurfsspezialisten
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- Taschenbuch ausgewählt
- eBook
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Sprache:Deutsch
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inkl. gesetzl. MwSt.,
Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
14.06.2012
Abbildungen
VIII, 431 S.
Verlag
Vieweg & TeubnerSeitenzahl
431
Maße (L/B/H)
24.4/15.7/2.4 cm
Gewicht
703 g
Auflage
Softcover reprint of the original 1st edition 1995
Übersetzt von
Peter Blinzer + weitere
Sprache
Deutsch
ISBN
978-3-322-89552-3
1 Einleitung.- 2 Die Befehle im einzelnen.- 3 Das Interpreter-Modell als VERILOG-Code.- 4 Das Grobstrukturmodell.- 4.1 Die Pipeline-Control-Unit PCU.- 4.2 Die Bus-Control-Unit BCU.- 4.3 Der Branch-Target-Cache BTC.- 4.4 Die Behandlung von Interrupts.- 4.5 Die Systemumgebung.- 4.6 Experimente mit dem Grobstrukturmodell.- 4.7 Quellcode des Grobstrukturmodells.- 5 Das Gattermodell.- 5.1 Hierarchische Gliederung.- 5.2 Der Prozessor-Chip (Ebene 1).- 5.3 Die Pipeline-Stufen (Ebene 2).- 5.4 Die Caches und andere Untermodule (Ebene 3).- 5.5 Schematics.- Literatur und Index.
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